Zobacz książki o podobnej tematyce

Więcej informacji o SATH: Simulated Annealing C code To FPGA Hardware compiler

• Dane szczegółowe
• Opis
• Ulubione w innej kategorii

Za ten zakup dostaniesz 149 punkty

Opis

A tool flow is presented for deriving accelerator§circuits on an FPGA §from ANSI C source code by exploring architecture§solutions that §conform to a preset template through scheduling and§mapping §algorithms. A case study carried out on simulated§annealing-based §scheduling software used for spacecraft systems is§explained. The goal §of the tool is the derivation of a design that§maximizes throughput §while minimizing footprint. Results obtained are§compared with a peer §C to RTL tool, a space-borne embedded processor and a§commodity§desktop processor for a variety of problems.

Szczegóły książki

• Pełny tytuł: SATH: Simulated Annealing C code To FPGA Hardware compiler
• Podtytuł: Customizing Pipelined Simulated Annealing IP cores with a dedicated C to FPGA compiler
• Autor: Jonathan Phillips
• Język: Angielski
• Oprawa: Miękka
• Liczba stron: 132
• EAN: 9783639165128
• ID: 06824904
• Wydawca: VDM Verlag Dr. Müller
• Waga: 213 g
• Wymiary: 220 × 150 × 8 mm
• Rok wydania: 2009

Ulubione w innej kategorii

---

---

---