Formal Semantics and Proof Techniques for Optimizing VHDL Models / Najlacnejšie knihy
Formal Semantics and Proof Techniques for Optimizing VHDL Models

Kód: 01397588

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Autor Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows ... celý popis

103.10

Bežne: 111.73 €

Ušetríte 8.64 €


Skladom u dodávateľa
Odosielame za 10 - 13 dní
Pridať medzi želanie

Mohlo by sa vám tiež páčiť

Darčekový poukaz: Radosť zaručená
  1. Darujte poukaz v ľubovoľnej hodnote, a my sa postaráme o zvyšok.
  2. Poukaz sa vzťahuje na všetky produkty v našej ponuke.
  3. Elektronický poukaz si vytlačíte z e-mailu a môžete ho ihneď darovať.
  4. Platnosť poukazu je 12 mesiacov od dátumu vystavenia.

Objednať darčekový poukazViac informácií

Viac informácií o knihe Formal Semantics and Proof Techniques for Optimizing VHDL Models

Nákupom získate 249 bodov

Anotácia knihy

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

Parametre knihy

Zaradenie knihy Knihy po anglicky Computing & information technology Computer programming / software development Programming & scripting languages: general

103.10

Obľúbené z iného súdka



Osobný odber Bratislava a 12792 dalších

Copyright ©2008-26 najlacnejsie-knihy.sk Všetky práva vyhradenéSúkromieCookies


Môj účet: Prihlásiť sa
Všetky knihy sveta na jednom mieste. Navyše za skvelé ceny.

Nákupný košík ( prázdny )

Vyzdvihnutie v Zásielkovni
zadarmo nad 59,99 €.

Nachádzate sa: