Specification And Verification Of Systolic Arrays / Najlacnejšie knihy
Specification And Verification Of Systolic Arrays

Kód: 05066316

Specification And Verification Of Systolic Arrays

Autor Magdy A. Bayoumi, Nam Ling

Circuits and architectures have become more complex in terms of structure, interconnection topology and data flow. Design correctness has become increasingly significant, as erors in design may result in strenuous debugging or eve ... celý popis

66.21

Dostupnosť:

50 % šancaMáme informáciu, že by titul mohol byť dostupný. Na základe vašej objednávky sa ho pokúsime do 6 týždňov zabezpečiť.
Prehľadáme celý svet

Informovať o naskladnení

Pridať medzi želanie

Mohlo by sa vám tiež páčiť

Darčekový poukaz: Radosť zaručená
  1. Darujte poukaz v ľubovoľnej hodnote, a my sa postaráme o zvyšok.
  2. Poukaz sa vzťahuje na všetky produkty v našej ponuke.
  3. Elektronický poukaz si vytlačíte z e-mailu a môžete ho ihneď darovať.
  4. Platnosť poukazu je 12 mesiacov od dátumu vystavenia.

Objednať darčekový poukazViac informácií

Informovať o naskladnení knihy

Informovať o naskladnení knihy


Súhlas - Odoslaním žiadosti vyjadrujem Súhlas so spracovaním osobných údajov na marketingové účely.

Zašleme vám správu akonáhle knihu naskladníme

Zadajte do formulára e-mailovú adresu a akonáhle knihu naskladníme, zašleme vám o tom správu. Postrážime všetko za vás.

Viac informácií o knihe Specification And Verification Of Systolic Arrays

Nákupom získate 164 bodov

Anotácia knihy

Circuits and architectures have become more complex in terms of structure, interconnection topology and data flow. Design correctness has become increasingly significant, as erors in design may result in strenuous debugging or even in the repetition of a costly manufacturing process. Although circuit simulation has been used traditionally and widely as the technique for checking hardware and architectural designs, it does not guarantee the conformity of designs to specifications. Formal methods therefore become vital in guaranteeing the correctness of designs and have thus received a significant amount of attention in the CAD industry. This book presents a formal method for specifying and verifying the correctness of systolic array designs. Such architectures are commonly found in the form of accelerators for digital, signal, image and video processing. These arrays can be quite complicated in topology and data flow. In the book, a formalism called STA is defined for these kinds of dynamic environments with a survey of related techniques. A framework for specification and verification is established. Formal verification techniques to check the correctness of the systolic networks with respect to the algorithmic level specifications are explained. The book also presents a Prolog-based formal design verifier (named VSTA), developed to automate the verification process, as using a general purpose theorem prover is usually extremely time-consuming. Several application examples are included in the book to illustrate how formal techniques and the verifier can be used to automate proofs.

Parametre knihy

Zaradenie knihy Knihy po anglicky Computing & information technology Computer science Computer architecture & logic design

66.21

Obľúbené z iného súdka



Osobný odber Bratislava a 2642 dalších

Copyright ©2008-24 najlacnejsie-knihy.sk Všetky práva vyhradenéSúkromieCookies


Môj účet: Prihlásiť sa
Všetky knihy sveta na jednom mieste. Navyše za skvelé ceny.

Nákupný košík ( prázdny )

Vyzdvihnutie v Zásielkovni
zadarmo nad 59,99 €.

Nachádzate sa: