The Power of Assertions in SystemVerilog / Najlacnejšie knihy
The Power of Assertions in SystemVerilog

Kód: 02706630

The Power of Assertions in SystemVerilog

Autor Eduard Cerny, Surrendra Dudani, John Havlicek, Dmitry Korchemny

This book is the result of the deep involvementof the authors in the development of EDA tools, SystemVerilog Assertion standardization, and many years of practical experience. One of the goals of this book is to expose the oral kn ... celý popis

125.92 €

Dostupnosť:

50 % šancaMáme informáciu, že by titul mohol byť dostupný. Na základe vašej objednávky sa ho pokúsime do 6 týždňov zabezpečiť.
Prehľadáme celý svet

Informovať o naskladnení

Pridať medzi želanie

Mohlo by sa vám tiež páčiť

Darčekový poukaz: Radosť zaručená
  1. Darujte poukaz v ľubovoľnej hodnote, a my sa postaráme o zvyšok.
  2. Poukaz sa vzťahuje na všetky produkty v našej ponuke.
  3. Elektronický poukaz si vytlačíte z e-mailu a môžete ho ihneď darovať.
  4. Platnosť poukazu je 12 mesiacov od dátumu vystavenia.

Objednať darčekový poukazViac informácií

Informovať o naskladnení knihy

Informovať o naskladnení knihy


Súhlas - Odoslaním žiadosti vyjadrujem Súhlas so spracovaním osobných údajov na marketingové účely.

Zašleme vám správu akonáhle knihu naskladníme

Zadajte do formulára e-mailovú adresu a akonáhle knihu naskladníme, zašleme vám o tom správu. Postrážime všetko za vás.

Viac informácií o knihe The Power of Assertions in SystemVerilog

Nákupom získate 309 bodov

Anotácia knihy

This book is the result of the deep involvementof the authors in the development of EDA tools, SystemVerilog Assertion standardization, and many years of practical experience. One of the goals of this book is to expose the oral knowhow circulated among design and veri?cation engineers which has never been written down in its full extent. The book thus contains many practical examples and exercises illustr- ing the various concepts and semantics of the assertion language. Much attention is given to discussing ef?ciency of assertion forms in simulation and formal veri?- tion. We did our best to validate all the examples, but there are hundreds of them and not all features could be validated since they have not yet been implemented in EDA tools. Therefore, we will be grateful to readers for pointing to us any needed corrections. The book is written in a way that we believe serves well both the users of SystemVerilog assertions in simulation and also those who practice formal v- i?cation (model checking). Compared to previous books covering SystemVerilog assertions we include in detail the most recent features that appeared in the IEEE 1800-2009 SystemVerilog Standard, in particular the new encapsulation construct checker and checker libraries, Linear Temporal Logic operators, semantics and usage in formal veri?cation. However, for integral understanding we present the assertion language and its applications in full detail. The book is divided into three parts.

Parametre knihy

125.92 €

O tomto obchode



Nákupný poradca
Prehľady
Knihy podľa jazyka
Platba
Doručenie 2.99 €

Osobný odber Bratislava a 2642 dalších

Slovensko
България Hrvatska România Magyarország Polska Česko

Copyright ©2008-24 najlacnejsie-knihy.sk Všetky práva vyhradenéSúkromieCookies

Môj účet: Prihlásiť sa
Všetky knihy sveta na jednom mieste. Navyše za skvelé ceny.

Nákupný košík ( prázdny )

Vyzdvihnutie v Zásielkovni
zadarmo nad 59,99 €.

Nachádzate sa: