RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design / Najlacnejšie knihy
RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Kód: 18580422

RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Autor Stuart Sutherland

This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Description Language (HDL) to design ASICs and FPGAs. The book shows how to write SystemVerilog models at the Register Transfer Level (R ... celý popis

131.41 €


Skladom u dodávateľa
Odosielame za 14 - 18 dní
Pridať medzi želanie

Mohlo by sa vám tiež páčiť

Darčekový poukaz: Radosť zaručená
  1. Darujte poukaz v ľubovoľnej hodnote, a my sa postaráme o zvyšok.
  2. Poukaz sa vzťahuje na všetky produkty v našej ponuke.
  3. Elektronický poukaz si vytlačíte z e-mailu a môžete ho ihneď darovať.
  4. Platnosť poukazu je 12 mesiacov od dátumu vystavenia.

Objednať darčekový poukazViac informácií

Viac informácií o knihe RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Nákupom získate 330 bodov

Anotácia knihy

This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Description Language (HDL) to design ASICs and FPGAs. The book shows how to write SystemVerilog models at the Register Transfer Level (RTL) that simulate and synt

Parametre knihy

131.41 €

Obľúbené z iného súdka

O tomto obchode



Nákupný poradca
Prehľady
Knihy podľa jazyka
Platba
Doručenie 2.99 €

Osobný odber Bratislava a 2642 dalších

Slovensko
България Hrvatska România Magyarország Polska Česko

Copyright ©2008-24 najlacnejsie-knihy.sk Všetky práva vyhradenéSúkromieCookies

Môj účet: Prihlásiť sa
Všetky knihy sveta na jednom mieste. Navyše za skvelé ceny.

Nákupný košík ( prázdny )

Vyzdvihnutie v Zásielkovni
zadarmo nad 59,99 €.

Nachádzate sa: